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英特尔多芯片封装技术打开高性能新时代

2019年9月9日

作为芯片制造过程的最后一步,封装在电子供应链中看似有些不起眼,却一直发挥着极为关键的作用。作为处理器和主板之间的物理接口,封装为芯片的电信号和电源提供一个着陆区,尤其随着行业的进步和变化,先进封装的作用越来越凸显。而随着半导体工艺和芯片架构的日益复杂,传统SoC二维单芯片思路已逐渐行不通,chiplet多个小芯片封装成为大势所趋。所以,若想延续摩尔定律的寿命,唯有解开后端“封装”技术瓶颈,部署重兵在此领域。最近,业界又对高级MCP设计一致看好,并计划将急剧加速其发展。

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英特尔虽然在10 nm工艺技术上延迟了?4 年,导致全球芯片制造的龙头宝座拱手让给台积电,但从 2019 年开始,英特尔展开了绝地大反攻,这一战就是从封装开始。此前,英特尔已公布六大技术支柱,制程&封装正是其中最底层的支柱,封装正成为产品创新的催化剂。

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近日,英特尔在上海召开发布会,分享了3?项重大封装的全新技术架构,强调能同时提供?2D 和 3D 封装技术。

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英特尔公司集团副总裁兼封装测试技术开发部门总经理?Babak?Sabi强调:英特尔是一家垂直集成的IDM厂商,具备六大技术优势当中的全部领域的专门技术细节。这也给英特尔提供了无与伦比的优势,从晶体管再到整体系统层面的集成,英特尔能够提供全面的解决方案。而在在异构集成时代,作为IDM的英特尔,对于开发方案关注的又非常全面。英特尔希望所有的产品都可以非常轻松地集成在客户的平台上。

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Babak?Sabi介绍了英特尔封装测试的全流程。一般来说,芯片的封装测试会经历以下几个步骤:

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  1. 测试晶圆,选择哪种芯片会更合适;

  2. 硅片处理,将晶圆分割成更小的裸片;

  3. 已知合格芯片(KGD),连接到裸片上的具体接口以及插口,通过这种方法来对裸片进行测试,确保提交给客户所有的芯片都是质量合格的;

  4. 封装,将裸片结合基板以及其他的封装材料,共同封装在一起;

  5. 统一测试,对完成封装的芯片以及基板进行统一的测试,确保它们可以正常运作;

  6. 完成,确保整个芯片包括封装都会正常运行;

  7. 交付客户。

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英特尔对多芯片封装架构(MCP)投入了大量的时间进行研究。英特尔院士兼技术开发部联合总监Ravi Mahajan阐述了他们对于MCP的愿景:希望把多个功能集成在封装内实现芯片和小芯片的连接,同时也可以帮助整体芯片实现单晶片系统和片上系统(SOC)的功能。所以,低功耗高带宽的高密度互连对于实现这个愿望至关重要。Mahajan解释,为了做到这一点:

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1.轻薄小巧的客户端封装;

2.多节点的混合封装;

3.高速的传递信号;

4.互连微缩(高密度,高带宽);

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这些将是未来发展技术发展的重点。

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对于传递信号来讲,它是在整个半导体及芯片表面来进行传递,从而会受到金属表面粗糙度影响,而随着整个信号的传递它可能会受到损耗。英特尔专门的制造技术会让金属表面粗糙度得到大幅降低。同时采用全新的布线方法,让其间的串扰变得更少。除此之外英特尔也采用全新空隙布线生产工艺和流程,可以更好的通过电介质堆栈设计进一步减少两者之间信号传导的损耗。

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此外,对于高密度,高带宽互连这一技术,Ravi Mahajan指出它分为两个裸片叠在一起的3D互连和两个裸片进行水平的连接的2D互连。对于3D互连而言,导线数量比较少,速度比较快,另一种恰恰相反。对比串行和并行两种传输方式,并行将会大幅降低延迟,还可以更好地改善其速度。加上良好的设计,甚至可以把整个能耗降低大概10个百分比。为了做到这一点,就必须要有先进的封装技术进行配合,这也是为什么英特尔开发封装技术的重要原因。

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基于此,英特尔的三大封装新武器呼之欲出…

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MDIO——全新裸片间接口技术

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基于高级接口总线(AIB)物理层互连技术,Intel发布了这种名为MDIO的全新裸片间接口技术。MDIO技术支持对小芯片IP模块库的模块化系统设计,能效更高,响应速度和带宽密度可以是AIB技术的两倍以上。Mahajan强调,这些全新封装技术将与Intel的制程工艺相结合,成为芯片架构师的创意调色板,自由设计创新产品。

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据了解,MDIO是一种性能更好的芯片到芯片之间的接口(引脚)技术。相对于之前英特尔所使用的AIB(高级接口总线)技术,MDIO能够在更小的连接面积内实现更高的数据带宽。这样,即便是使用ODI技术中更细的针脚也能够满足芯片之间数据带宽的需求。

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通过在连接方式、连接层、连接引脚等影响芯片堆叠的细节上的全面技术革新,英特尔终于实现了在单一基板上以水平和垂直方式封装更多芯片(Die)的愿景。

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ODI—全方位互连技术

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为了进一步提高水平与垂直堆叠的灵活性,英特尔还推出了一个额外的物理互连层技术——ODI。此技术为封装中小芯片之间的全方位互连通信提供了更大的灵活性。ODI存在于基板与芯片之间,在这一层上,英特尔可以通过远远大于传统封装技术的密度来进行埋线和布置连接针脚。从而在保证芯片供电的情况下实现更高的互联带宽。

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ODI技术分为两种,分别对应单芯片和多芯片的互连。

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EMIB——嵌入式多芯片互连桥接

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提到2D芯片封装以及裸片之间的互连,我们一般考虑的是如何做到多薄,其次是几个裸片之间的间距问题。对于传统的有机封装加上先进的制造技术可以把每平方毫米的导线密度提高到100-150。而英特尔的EMIB(嵌入式多芯片互连桥接)技术可以实现更好的导线密度。Mahajan介绍,嵌入式多管芯互连桥(EMIB)是用一小块硅在MCP中的两个管芯的相邻边缘之间提供自由的互连性。EMIB目前集成了四个金属化平面--2个信号和2个电源/地(主要用于屏蔽,但也可用于芯片之间的P / G分配)。

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Mahajan提供了有关EMIB的其他技术信息。他指出EMIB平面的金属厚度介于硅片RDL层和封装迹线之间,实现了互连间距和损耗特性之间的平衡。“我们现在是2um的线宽和2um线间距,并朝着1um 线宽和 1um线间距努力。我们对EMIB的Si分析表明,长达8mm的长度仍能提供足够的眼图余量。从概念上讲,EMIB可以达到~200平方毫米。”(例如,相邻芯片边缘之间的距离为25 mm,宽度为8 mm)。

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全新的 3D 封装技术——Foveros

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3D 封装技术可以将产品分解成更小的“小芯片”,其中的电源传输电路、SRAM、I/O元件可以建入底层的基础芯片(basedie)当中,而高效能逻辑芯片则堆叠在上面,同时Foveros也具备在新的装置设计中混搭各种硅知识产权模组、各种存储、I/O元件的弹性。

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Foveros技术对于产业来说最迷人的地方在于他可以将过去漫长的重新设计、测试、流片过程统统省去,直接将不同厂牌、不同IP、不同工艺的各种成熟方案封装在一起,从而大幅降低成本并提升产品上市速度。同时,这种整合程度的提升也能够进一步缩小整体方案的体积,为万事万物的智能化、物联网化打开全新的大门。

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Co-EMIB

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利用利用高密度的互连技术,将EMIB(嵌入式多芯片互连桥接) 2D封装和Foveros?3D封装技术结合在一起,诞生了Co-EMIB,它可实现高带宽、低功耗,以及相当有竞争力的I/O密度。Co-EMIB能连接更高的计算性能和能力,让两个或多个Foveros元件互连从而基本达到SoC性能,还能以非常高的带宽和非常低的功耗连接模拟器、内存和其他模块。

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Mahajan总结到,整个业界都在不断推动先进多芯片封装架构的发展,更好的满足高带宽、低功耗的需求。而英特尔拥有多项关键基础技术,包括EMIB、Foveros还有Co-EMIB等,这些都是MCP高密度实现的关键。英特尔并不仅仅是有物理层的技术,还有先进的IO技术和高密度的封装技术这些都可以进行协同设计。

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芯片微缩有多难,英特尔指出三大方向

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对于封装互连技术主要有两种方式:一是把主要的相关功能在封装上进行集成。其中一个就是把电压的调节单元从母板上移到封装上,通过这种方式实现全面集成的电压调节封装。另外一种则是为SOC片上系统分解的方式,把具备不同功能属性的小芯片来进行连接,并放在同一封装里,通过这种方法我们可以实现接近于单晶片的特点性能和功能。

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来自英特尔封装研究事业部组件研究部首席工程师Adel?Elsherbini解释:不管是选择哪一种的实现路径,都需要我们做到异构集成和专门的带宽需求,而异构集成和专门的带宽需求也可以帮助我们去实现密度更高的多芯片集成。

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为此,英特尔指出了3种微缩技术方向:

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1.用于堆叠裸片的高密度垂直互连,可以大幅度的提高带宽,同时也可以实现高密度的裸片叠加。

2.全局的横向互连,在未来随着小芯片使用的会越来越普及。

3.全方位互连,可以实现之前所无法达到的3D堆叠带来的性能。

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高密度垂直互连

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Adel?Elsherbini介绍,通过高密度互连技术,除了可以实现高带宽和低延迟之外,还会带来更多的优势。随着芯片尺寸越来越小,每平方毫米的导线接头将会越来越密,为了保证带宽,晶体管的间距就会变得越来越短,而传统焊料技术已接近极限,为此一种全新的技术诞生了——混合键合。此技术可以让芯片之间的间距达到10微米,桥凸和互连密度上也会做的更好。

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全横向互连

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英特尔希望在整个封装层面都可以实现小芯片互连,作为横向互连技术,其中需要考虑的就是直线间距。随着直线间距越来越短,在同样面积下可以安装更多硅片,同时信号之间的传导距离也会越来越短。使用有机中介层是更好的方案,因为它比硅的成本更低。但是,用有机中介层有一个缺点,就是必须要进行激光钻孔,通过光刻定义的通孔使得导线和通孔的宽度一致,这样就不需要焊盘进行连接,这样就可以在不牺牲传导速度的情况下而做到。

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全方位互连

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ODI技术可以让上下方的基础裸片的带宽速度保持很快;此外,让上方的小芯片在不需要中间通孔情况下,可直接获得封装的供电;较传统技术而言,使得基础裸片比上方搭载小芯片的面积总和更大。通过这种并排互连的形式,可以让延迟下降2.5倍,功耗缩短15%,带宽上提高3倍。

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Adel?Elsherbiny表示,未来英特尔除了Co-EMIB以外,还会考虑ZMV和Feverous或者是EMIB和ZMV的集成,以丰富技术路线。

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无论是高密度度垂直互连、全横向互连还是全方位互连,这三种互连方式都可以提高每立方毫米上的功能并实现类似于单晶片的性能。

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英特尔的新未来

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英特尔围绕自身在半导体技术和相关应用方面的能力构建了支撑自身“以数据为中心”战略的六大技术支柱,来应对未来数据量的爆炸式增长、数据的多样化以及处理方式的多样性的挑战。

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而半导体晶片堆叠技术的出现则让英特尔看到了新方向。通过将不同功能、不同IP的晶片封装在一起,数据中心在未来有望大幅度简化架构,将计算类型的分裂严格限制在芯片内部,从而在更大的层面上实现统一。这就完美解决了计算架构分裂所带来的管理及运维挑战。但是,3D堆叠技术依旧存在诸多难点,在将来就要看英特尔在这场持续投入的马拉松中如何运筹帷幄了。

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关键字:英特尔

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